スタートしたJPEGエンコーダ設計シリーズ。DSLXコードはマルチサイクルのコードを自由自在に書くようにはまだ整備されていないようです。ここでVerilogの設計に乗り換えます。前回の記事まででアルゴリズムの確認は住んでいますので、クロックごとの ...

An implementation of an extended binary Golay encoder and sophisticated low-resource decoder in Verilog. Code in question: [24,12,8]. Corresponding group: G12. This code maps 12 input bits to 24 ...

ここ1年、資格を取ったり、半年前からNoteに好き放題に半日程度で設計できる初歩的なロジック回路の設計をUpしてきた。ここまでは1年半前に奥さんに話した計画通り。3月にGPUの成果物をUpするのも計画通り。 最後に学生の時に設計してみたかったJPEG ...